PDK核心组件与功能解析

工艺设计数据包（Process Design Kit，简称PDK）是由晶圆代工厂（Foundry）提供给集成电路（IC）设计公司的一整套工艺制造模型与EDA工具支持文件，是芯片物理实现阶段不可或缺的基础资源。
PDK的基本组成结构二所示，主要包括以下九个核心部分：
第一是`cds.lib`文件。这是一个供Cadence Virtuoso软件识别的库路径清单文本文件。通过其中的`DEFINE 库名 库路径`语句，可登记PCell参数化器件库、静态单元库、IP库以及数字标准单元库等各类资源的存储路径。Virtuoso依赖该文件完成器件库加载与调用。其中，PCell库内嵌SKILL脚本，当用户修改晶体管宽长比（W/L）等参数时，软件能自动依据工艺规则生成合规版图。
第二是数字标准单元库。该库包含与门、非门、触发器等基础数字逻辑单元的标准化、固定尺寸成品版图，所有单元均经工艺验证，具备可布线性与可制造性。此为PDK配套的外部库，需在`cds.lib`中显式声明并加载。
第三是IP库。该库分为模拟IP与数字IP两大类，全部为已完成流片验证、可直接复用于新项目的完整功能模块版图。模拟IP包括带隙基准源、低压差稳压器（LDO）、静电放电（ESD）防护电路、锁相环（PLL）等；数字IP涵盖各类存储单元及USB、SPI等通信接口模块。设计时可直接调用摆放，显著缩短开发周期。该库亦属外部配套资源，须在`cds.lib`中完成注册。
第四是`docs`文件夹。其中汇集全套工艺技术文档，包括物理设计规则手册、器件电学与版图规范、设计验证标准、PCell使用指南及仿真模型说明等，是工程师开展版图绘制与规则核查的核心参考资料。
第五是`calibre`文件夹。内含三类自动化版图验证脚本：`drc.rul`用于检查版图图形尺寸、图层叠合、最小间距等是否符合晶圆厂制造要求；`lvs.rul`执行版图与原理图的一致性比对，确保器件类型、数量及连接关系完全匹配；`erc.rul`则专用于电气规则检查，覆盖天线效应、ESD防护缺失、悬空栅极、电源短路等关键风险项。
第六是`display.drf`文件。作为图层可视化配置文件，它定义了金属层、通孔、有源区等各工艺图层的显示颜色、填充样式与线型，支持用户自定义显示方案并保存为`.drf`格式，提升版图阅读与调试效率。
第七是`models`文件夹。存放器件电学仿真所需模型参数，涵盖适配Hspice与Spectre两款主流仿真器的模型文件，支撑电路前仿真（pre-layout simulation）与寄生提取后的后仿真（post-layout simulation）。
第八是`stream`文件夹。专为GDSII流片数据交付而设，内置`layer map`图层映射表，确保版图导入与导出GDS文件过程中，各图层编号严格对应晶圆厂定义，避免交付数据出现图层错位或缺失。
第九是`techfile.tf`文件。作为PDK的核心工艺描述文件，其明确定义全部工艺图层的电气属性、底层最小线宽、最小间距、包围面积等基础制造规则，是开展版图设计最根本的技术依据。