Hold检查为何corner更多

在数字后端设计的时序签核（Timing Signoff）流程中，多角（Multi-Corner）分析是确保芯片在各种工艺、电压和温度（PVT）条件下均能可靠工作的关键环节。其中，Hold检查所涉及的Corner数量明显多于Setup检查。这一现象并非设计冗余，而是由二者本质不同的检查目标与物理机制所决定。
Setup检查关注的是最大路径延迟，其核心目标是验证数据能否在时钟捕获沿到来之前稳定足够长时间（即满足Setup Time要求）。该违例通常出现在最不利的延迟条件下：高温、低电压、慢速工艺角（SS），此时晶体管驱动能力最弱，互连RC延迟最大。因此，Setup分析一般集中于少数几个主导最坏延迟的Corner组合，例如SS/125℃/0.72V或FF/-40℃/1.32V（具体数值依工艺节点而定），覆盖范围相对明确且收敛。
Hold检查则完全不同。它针对最小路径延迟，要求数据在时钟捕获沿之后仍能保持稳定足够时间（即满足Hold Time要求）。违例往往源于数据过早到达、时钟过晚到达的极端快速场景。典型条件为低温、高电压、快速工艺角（FF），此时晶体管开关最快，逻辑与布线延迟显著压缩。但问题在于：影响最小延迟的因素远比最大延迟更复杂、更多元。
首先，晶体管速度需处于FF角以实现最快翻转；其次，互连延迟对Hold的影响并非单一维度。传统认知认为Cbest（电容最小）必然导致最小延迟，但在实际版图中，Rcworst（电阻最大）与FF角组合，在特定网络拓扑或金属层分布下，可能因信号传播相位偏移或反射效应，意外形成极短的有效延迟路径。此外，不同金属层（如M1至M9）具有差异化的温度系数，低温环境下铜电阻下降，但某些阻挡层或通孔电阻变化趋势相反，需逐层建模评估。
温度本身亦具双重性：低温虽加速晶体管，却同时降低金属电阻，进一步缩短延迟；而局部热梯度可能导致片上不同区域呈现非均匀响应，加剧分析复杂度。因此，Hold分析必须系统性遍历多种PVT组合，例如FF/-40℃、FF/25℃、SSG/–40℃（SSG为特殊慢速角）、FF/125℃（用于评估高温下电源门控释放后的瞬态快速行为）等，并分别搭配Cworst、Cbest、Rcworst等RC Corner模型，以穷举所有可能导致数据提前或时钟滞后的临界情形。
正因如此，TSMC 28nm工艺的时序签核标准中，Hold检查明确列出了SSG/–40℃/Cworst、FF/–40℃/Cbest、FF/25℃/Rcworst等多种组合，总数显著超过Setup检查项。这并非过度保守，而是工程上对亚微米级时序鲁棒性的必要保障。
面对大量Corner的时序修复需求，PrimeTime（PT）提供了成熟的批量优化流程。首先通过`set_multi_corner_analysis`启用多角模式，结合`read_saif`或`set_switching_activity`注入功耗感知的翻转活动信息；随后调用`optimize_netlist -all_corners`执行跨Corner联合优化，工具自动识别在多个Corner中反复出现的违例路径，优先插入缓冲器、调整驱动强度或重绕关键网表；对于Hold违例，还可启用`insert_hold_fix_cells`命令，在不破坏Setup的前提下精准插入驻留缓冲器（hold buffer）。整个过程支持Tcl脚本自动化调度，配合`report_timing -corner`与`report_qor -multi_corner`实现结果聚合比对，确保所有Corner的时序余量（Slack）均满足设计要求。