台积电三招攻克FinFET短沟道效应

本文探讨台积电如何应对FinFET结构中日益严峻的短沟道效应（SCE），重点围绕三项核心技术展开：鳍片形貌（Fin Profile）、自对准接触（SAC）以及低介电常数间隔层（Low-k Spacer）。其中，功函数金属层（WFM）的回刻精度（WFM recess）成为贯穿多项工艺的关键瓶颈。
第一项技术是鳍片形貌优化。从16纳米节点到7纳米、再到3纳米，台积电持续提升鳍片高度并收窄其宽度，以增强栅极对沟道的控制能力。然而，鳍片底部始终是栅极控制最薄弱的区域；当鳍宽进一步压缩时，线边缘粗糙度（LER）显著加剧。随着栅极长度（Lg）逼近物理极限，FinFET已难以继续微缩。在接触点距（CPP）为45纳米时，鳍片形貌优化已达临界点，后续必须转向环绕栅极（GAA）结构。
第二项技术是自对准接触（SAC）。当CPP缩至45纳米，传统光刻定义接触孔的方式面临严重挑战：关键尺寸（CD）控制与套刻精度双双逼近工艺极限，漏电流问题频发。SAC采用新思路：先在栅极顶部沉积介质硬掩模，再通过高选择性刻蚀，在间隔层（spacer）之间生长出接触孔。该方案有效抑制了栅极与接触孔之间的漏电，使接触电阻（CT Rs）降低45%，其变异率（var）同步下降50%，且关键尺寸不再随CPP缩小而恶化。
SAC成功与否，核心在于WFM回刻工艺。该步骤需对功函数金属层进行纳米级深度的精准刻蚀，之后再覆盖硬掩模。若回刻过浅，硬掩模厚度不足，易致栅极与接触孔短路；若过深，则损伤鳍顶WFM，造成栅极断开。更棘手的是，回刻过程会改变WFM表面化学成分，进而抬升栅极电阻（gate Rs）并引发阈值电压（Vt）漂移。台积电通过精细调控回刻工艺，稳定了WFM成分，成功将栅极电阻与Vt变异控制在合理范围，实现超过200毫伏的多阈值电压（multi-Vt）覆盖，满足高性能计算（HPC）与移动终端双重需求。
第三项技术是低介电常数间隔层。在CPP为45纳米时，栅极与接触孔间距已极度接近。间隔层厚度无法削减（否则寄生电容急剧上升），唯一可行路径是降低其介电常数k值。台积电集成k值低于4的新型low-k材料，使最大工作电压（Vmax）提升230毫伏，并通过时间相关介质击穿（TDDB）可靠性验证。空气间隔层因制程复杂度过高，最终被放弃。
整颗芯片集成超35亿晶体管与256兆位SRAM，已在0.5伏供电下完成全功能验证。从抑制短沟道效应，到突破接触点距限制；从FinFET结构的极致优化，到向GAA架构的坚定演进——每一步演进，皆源于对制造工艺的极致打磨。